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FPGA培訓(xùn)

FPGA培訓(xùn)技術(shù)資料

FPGA培訓(xùn)-語(yǔ)法要點(diǎn)（一）

FPGA培訓(xùn)-語(yǔ)法要點(diǎn)（二）

FPGA培訓(xùn)-語(yǔ)法要點(diǎn)（三）

FPGA培訓(xùn)-語(yǔ)法要點(diǎn)（四）

FPGA培訓(xùn)-語(yǔ)法要點(diǎn)（五）

FPGA培訓(xùn)-語(yǔ)法要點(diǎn)（六）

FPGA培訓(xùn)-語(yǔ)法要點(diǎn)（二） -2010年01月21日

FPGA Verilog HDL語(yǔ)言中 .V的源文件編寫(xiě)只有要點(diǎn)

.v的源文件的編寫(xiě)方法：
1.必須有一個(gè)module,Module的命名和頂層名稱一致

module seg71(clk,rst,dataout,en);

endmodule
Module中的聲明的參數(shù)：input的端口和output端口
和管教約束中的端口一致

2.聲明部分：

a.I/O口的聲明：input,output端口
b.內(nèi)部信號(hào)的聲明：reg(必須有），wire(網(wǎng)絡(luò)變量，不一定有）
wire型對(duì)變量的變化敏感度強(qiáng)
C.功能定義：fpga并行處理的觀念一定要加強(qiáng)。assign語(yǔ)句

3.always塊：
a.觸發(fā)條件一般是posedge clk or negedge rst，如果觸發(fā)條件是*，
表示對(duì)任何變化敏感
b.一般用非阻塞賦值
C.Fpga程序的主題是由always 塊組成
D.程序的主體首先要考慮的是時(shí)鐘，不同的時(shí)鐘要分頻

fork

join
并發(fā)執(zhí)行

塊與塊之間是并發(fā)執(zhí)行

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