 Cadence Silicon Ensemble自動(dòng)布局布線與VCS仿真 |
| 培養(yǎng)對象 |
1.理工科背景，有志于數(shù)字集成電路設(shè)計(jì)工作的學(xué)生和轉(zhuǎn)行人員；
2.需要充電，提升技術(shù)水平和熟悉設(shè)計(jì)流程的在職人員；
3.集成電路設(shè)計(jì)企業(yè)的員工內(nèi)訓(xùn)。
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| 入學(xué)要求 |
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學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
◆電路系統(tǒng)的基本概念。 |
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班級規(guī)模及環(huán)境 |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限5人，多余人員安排到下一期進(jìn)行。 |
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上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上�？偛俊浚和瑵�(jì)大學(xué)(滬西)/星河世紀(jì)廣場(11號線上海西站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院
【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：凱盟大廈(新華路)
【成都分部】：四威大廈(泰安里營門口路)
近開課時(shí)間(周末班/連續(xù)班/晚班）： Cadence 自動(dòng)布局 ：2025年5月19日....--即將開課--............ |
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學(xué)時(shí) |
◆課時(shí)： 共8天,64學(xué)時(shí)
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)資格證書，提升您的職業(yè)資質(zhì)
作為早專注于嵌入式培訓(xùn)的專業(yè)機(jī)構(gòu)，曙海嵌入式提供的證書得到本行業(yè)的廣泛認(rèn)
可，學(xué)員的能力得到大家的認(rèn)同。
☆合格學(xué)員免費(fèi)推薦工作
★實(shí)驗(yàn)設(shè)備請點(diǎn)擊這兒查看★ |
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新優(yōu)惠 |
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◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。 |
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質(zhì)量保障 |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后免費(fèi)提供一個(gè)月的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會。 |
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Cadence Silicon Ensemble自動(dòng)布局布線與VCS仿真 |
第一階段 |
Cadence Silicon Ensemble自動(dòng)布局布線
Cadence Silicon Ensemble是業(yè)界優(yōu)秀的布局布線工具之一，不但布通率極高，而且大大降低了布線時(shí)間，提高了工作效率。本次培訓(xùn)的課程將提供您如何使用Silicon Ensemble Place and Route工具完成標(biāo)準(zhǔn)單元的布局布線。它包括在設(shè)計(jì)流程中庫單元的開發(fā)、調(diào)節(jié)系統(tǒng)參數(shù)及結(jié)果分析。
● 您可以學(xué)到：
生成用于布局布線的abstracts
建立設(shè)計(jì)布局規(guī)劃
在布局時(shí)放置單元和塊
時(shí)序分析
產(chǎn)生時(shí)鐘樹
電源總線布線
信號線布線
寄生參數(shù)提取
● 適合的聽眾：具有一定的IC設(shè)計(jì)后端知識，熟悉UNIX操作系統(tǒng)。
● 課程安排
第一部分 ：
Concepts and overview
Graphics interface setup
Netlist formats and data input
第二部分 ：
Floorplanning and placement
Power routing
Global routing
第三部分：
Detailed signal routing
ECO function
Batch jobs |
第二階段 |
Synopsys Verification with VCS 設(shè)計(jì)仿真驗(yàn)證 |
● 簡介
VCS（verilog coding styles）是業(yè)界優(yōu)秀的仿真驗(yàn)證工具之一，邏輯仿真主要針對門級以上（主要是RTL---傳輸門級）的邏輯設(shè)計(jì)，邏輯仿真器根據(jù)Verilog或VHDL的文本描述來建立設(shè)計(jì)模型，在一定的激勵(lì)輸入下觀測輸出波形，以驗(yàn)證設(shè)計(jì)的邏輯正確性。通過本課程的學(xué)習(xí)，您將掌握用VCS驗(yàn)證verilog設(shè)計(jì)的基本功能和調(diào)試技術(shù)，我們采用講課和課程試驗(yàn)相結(jié)合的授課方式，課程試驗(yàn)包括RTL（register transfer level）和門級驗(yàn)證。
● 您將學(xué)到：
◎ 用VCS模擬verilog設(shè)計(jì)
◎ 用VCS調(diào)試verilog設(shè)計(jì)
◎ 運(yùn)行快速RTL-level回歸測試
◎ 運(yùn)行快速gate-level回歸測試
● 課程安排
第一部分 ： Debugging using VCS
- VCS Simulation Basics
- VCS Debugging Basics
- Interactive Debugging Basics
- Post-Processing with VirSim
第二部分 ：? Fast Verification with VCS
- Debugging Simulation Mismatches
- Using PLI Routines with VCS
- Fast RTL Level Verification
- Fast Gate Level Verification
- Appendix：VCS/VCM
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